課程名稱 |
積體電路設計 Integrated Circuit Design |
開課學期 |
111-2 |
授課對象 |
電機資訊學院 電機工程學系 |
授課教師 |
盧奕璋 |
課號 |
EE3020 |
課程識別碼 |
901 40500 |
班次 |
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學分 |
3.0 |
全/半年 |
半年 |
必/選修 |
選修 |
上課時間 |
星期二7,8,9(14:20~17:20) |
上課地點 |
電二106 |
備註 |
修習本科需修過電子學(一)及電子學(二)。 限學士班三年級以上 總人數上限:80人 |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
1. Intro
2. Layouts
3. Sequencing
4. Verilog-HDL
5. Datapath
6. Device
7. Wire
8. Speed
9. Power
10. Memory
11. Testing
12. Misc |
課程目標 |
數位積體電路設計之理論基礎與工具使用 |
課程要求 |
加選登記網頁連結與加選規則
登記網頁:
https://forms.gle/mjgd1yzLvMHQuj6H9
**將不回覆個別同學有關加簽問題的信件
**期末不會調分 修課前請仔細衡量可分配的時間
=======
加選規則 -- v1.0
有意願加選的同學 請點選上方連結填寫 登記截止時間2/22(三)下午11:59
以2/23(四)中午12:00系統中的選課人數N為準 發放(79-N)張授權碼
加選優先序
電機系(含雙主修/輔系)>電機/重點科技學院(不含雙主修/輔系)>工/理學院(不含雙主修/輔系)>其他學院
上述的同一個群組裡
大四>大三>碩一>其他
如果M人身分類別相同
剩餘授權碼張數P將由程式亂數決定
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預期每週課後學習時數 |
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Office Hours |
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指定閱讀 |
Neil H. E. Weste and David M. Harris, Integrated Circuit Design, 4th edition, Pearson. |
參考書目 |
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評量方式 (僅供參考) |
No. |
項目 |
百分比 |
說明 |
1. |
Midterm |
32% |
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2. |
Final |
32% |
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3. |
Project |
16% |
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4. |
Homework |
20% |
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週次 |
日期 |
單元主題 |
第1週 |
02/21 |
Introduction/Layouts |
第2週 |
02/28 |
Holiday |
第3週 |
03/07 |
Device/Wire/Circuit Simulation |
第4週 |
03/14 |
Sequencing -1 |
第5週 |
03/21 |
Verilog-HDL |
第6週 |
03/28 |
Sequencing -2 |
第7週 |
04/04 |
Holiday |
第8週 |
04/11 |
Datapath -1 |
第9週 |
04/18 |
Midterm |
第10週 |
04/25 |
Datapath -2 |
第11週 |
05/02 |
Datapath -3 |
第12週 |
05/09 |
Speed -1 |
第13週 |
05/16 |
Speed -2 |
第14週 |
05/23 |
Power/Testing |
第15週 |
05/30 |
Memory |
第16週 |
06/06 |
Final |
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